Modul 2 Percobaan 1
MODUL 2
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Rangkaian pada percobaan 1 menggunakan 2 jenis flip-flop yaitu JK dan D yang memiliki kesenjangan kondisi dimana kedua input R dan S divariasikan. sehingga tabel kebenarannya untuk input D dan JK logika rise and fall pada masing-masing clock tidak berlaku (don't care). dan ketika R dan S-nya tidak aktif maka input D dan JK mempengaruhi outputannya sehingga terjadi beberapa kondisi (Set, Reset, dan Toggle)
- Analisa: Analisis input dan output pada masing-masing kondisi. Buatkan prosesnya menggunakan rangkaian dalam masing-masing flip-flop.
Jawab:
Pada JK flip-flop, saat input B2 dan B3 bernilai 0–0 maka outputnya no change (tetap).
Pada D flip-flop, ketika input B0 = 0 maka outputnya sesuai prosedur rangkaian dalam, yaitu Q = 0, Q̅ = 1.
Pada JK flip-flop: saat input J = 0, K = 1 maka output sebelumnya (Q) akan berubah menjadi 0, Q̅ = 1 → kondisi reset.
Pada D flip-flop: saat input D = 1 maka output berubah menjadi Q = 1, Q̅ = 0.
Pada JK flip-flop: ketika input J = 1, K = 0 maka sesuai teori rangkaian, output berubah menjadi Q = 1, Q̅ = 0 → kondisi set.
Pada D flip-flop: dari proses rangkaian logika, ketika clock = 0, maka berapapun input D, output tetap sama dengan output sebelumnya.
Pada JK flip-flop: ketika input J = 1, K = 1 maka output akan berlawanan dari output sebelumnya, atau disebut dalam keadaan toggle.
2. Analisa Jurnal
Dimana input B1 dan B0 yang berperan atau aktif, sehingga input B2–B6 diabaikan. Hal ini karena ketika B0 (set) aktif maka akan memaksa output Q menjadi 1 (keadaan set). Dan ketika B1 (reset) aktif maka akan memaksa output Q menjadi 0 (keadaan reset). Saat keduanya off, maka output Q = Q̅ = 1 atau dalam keadaan terlarang.
Pada JK flip-flop kondisi 5 dan 6 terdapat perbedaan output. Dimana output kondisi 5 dan 6 terlihat terbalik dibandingkan inputnya. Hal ini terjadi karena kesalahan praktikum dalam pengambilan data.
Komentar
Posting Komentar